雷锋网按，异构集成是芯片行业发展的方向，但异构带来的设计复杂性增加百倍。同时，小芯片的先进封装也还面临未知的挑战。还有，上层的软件复杂性也是不得不解决的问题。芯片行业面临的指数级的复杂性增加，需要包括 EDA 工具、芯片设计公司、IP 供应商、代工厂的全产业链加强协作，共同面对，这也是当下十年芯片行业需要应对的挑战。
将更多不同种类的处理器和存储器集成在一颗芯片或封装在一起会导致芯片设计复杂性的急剧上升。
有充分的理由将更多芯片集成到 SoC 或进行先进封装，这增加了芯片的功能，可以大大提高性能和降低功耗，仅通过微缩晶体管难以实现。但是，无论各个组件有多小，它们都需要占用空间。实际上，最先进的平面芯片超过尺寸限制并不罕见，将不同的芯片“缝合”在一起以提供更多的空间。
▲图片来自 hpcwire
异构芯片复杂性指数级增加但各种功能的元件封装在一起也极大地增加了设备的复杂性。消除由于更大的芯片面积或封装带来的多芯片间的复杂性增加以及各种问题，正成为一个巨大的挑战。
过去，芯片包括处理器，片内和片外存储器以及 I/O。现在，一个 SoC 可能包括多核 CPU、GPU、FPGA、eFPGA 和其他专用加速器，以及 MCU、DSP 和 NPU 的集成。还可能有各种类型内存和存储，比如 DRAM、MRAM、SRAM 和闪存。还会有多种 I/O，一些用于短距离通信，一些用于中距离和远程通信，每个 I/O 具有不同的频率和信号隔离要求。
更糟糕的是，这些设计针对特定市场和应用进行了定制。几年前，绝大多数芯片是为计算机或智能手机设计，那时工程团队才能够解决每个设备中的错误，并解决这些设计中的大多数未知问题。但如今情况已经不同，先进的芯片是为更大的系统（例如汽车或特定的云计算操作）设计，新的交互方式还未被完全理解。
所有的大型 EDA 供应商对这些问题的量化方式都不同，但趋势是相似的。无论它们如何分割数据，每种方法都显示出复杂性的急剧上升，结果带来了更多潜在的问题。
例如，工程仿真软件和服务提供商 Ansys 着重研究未知数，从 2000 年的 0.1mm2 裸片上大约 70 万个未知数，到 2020 年 2mm2 的裸片未知数增加到 950 万个，而今年 30mm2（1.18 英寸 2）的裸片则达到 1.02 亿个未知数（参见图 1）。
“IC 设计最好根据其工作的系统环境进行设计，”Ansys 主管 Rich Goldman 说。“我们一直做的是芯片设计，然后围绕它构建系统。但系统公司会先设计系统，然后再设计芯片。因此，现在更需要在整个系统环境中模拟芯片。”
▲图 1：未知数随时间增加，并且随着大小和复杂性的增加而增加。来源：Ansys
Synopsys 使用不同的数据指出类似的问题。它强调了异构计算设计的复杂性，在过去几年中，这种复杂性已增长了 100 倍以上（参见图 2）。
“当你想到设备的来源，会得到一条 CV（电容 - 电压）曲线，一条 IV（电流 - 电压）曲线，并且可以对设备进行预测的模型。”Synopsys 公司工程副总裁 Aveek Sarkar 说道，“对所有这些参数进行建模变得越来越复杂。有客户问我们，' 你真的需要使用该模型吗？还是可以调整，因为每个模型都内置了太多的保护？’过去，我们可以留有余地，但现在不能。那么，可以将一些用于创建模型的数据用于上游，然后从那里开始吗？'”
▲图 2：异构计算带来的复杂性增加。来源：Synopsys
